대학원 석사 이후 거의 공부한 것이 (강)유전체요, 축전기이다 보니 일도 그쪽으로 해와서 거의 평생을 축전기만 만들고 살게 되어버렸습니다. 현장에서 얻은 실전 경험이 내적 계기가 되고, 다니던 반도체 회사가 2009년에 도산하는 것이 외적 계기가 되어 제가 imec에서 일을 하기 시작한 것이 2010년 입니다. 그동안 다니던 회사 연구소, 양산 사업장과는 달리, 이 연구소는 정보를 밖에 알리려는 의지가 상당히 강해서 그 이전에 다녔던 곳과는 다른 차원에서 학문'자유'를 느끼고 있습니다. 아울러, 축전기를 넘어 다른 소자를 좀 더 시간을 내어 공부하게 되는 계기가 되고 있습니다.
이 글월은 그 소자 공부에 대한 개인 기록입니다. 그동안 몰랐는데, 그동안 살다보니 제가 상당히 시각적인 사람이라서, 뭐가 보여야지 이해를 제대로 하는 것 같은데, 축전기는 그동안 해온 것이 있는지 수식이나 모형을 쓰지 않고도 전극(고체)에 있던 전자가 파동함수 꼴로 유전체(고체)로 들어오는 모습이 그려지고, 물리적인 변수가 전기적 특성을 변하게 하는 상관관계가 보이는 데, 전달가변저항체(=Transistor)는 아직 그 정도는 아니라, 여기서도 뭐가 좀 보여질 때 까지 들여다 봐야 할 것 갈습니다. 아마도 그동안 쌓은 유전체/축전기 그림을 가지고 이해 폭을 넓히는 과정이 아닐까 합니다만, 두고 봐야겠지요. - 2011.3.28.
Scaling transistors: from new materials to new device architectures
- 아마 여기에서 가장 중요한 식은 다음이 아닐까 합니다.
제가 여기에서 새로 배우는 것은 전자와 정공이 얼마나 빨리 움직이는 정도(=이동도)를 나타내는 것에 대한 짧은 설명. 물론 기본이야 알고 있는 내용이지만, SiGe과 SiC가 서로 다르게 작용하여 PMOS, NMOS 용으로 쓰기에 적합하다는 것은 처음 알았고, 이번 기회에 머리속에서 그림으로 그려지지 않는 <100> vs <100>기판에 따른 이동도 차이를 확실하게 그려봐야 하겠다는 생각을 합니다.
The mobility (µ), or speed of the electrons/holes is a crucial parameter that has spawned a range of approaches, including stressors, new materials, and new architectures. When silicon is strained, the mobility changes – electrons and holes move more freely in silicon under tensile/compressive
1 (respectively) stresses applied to specific orientations allowing significant drive current improvements. External stressors are typically nitride layers wrapping over the device that biaxially squeeze/stretch the channel as desired. Internal stressors are typically epitaxially grown SiGe or SiC-based layers grown inside a hollowed-out source/drain region, acting uniaxially in the gate length direction. The Ge atom, being a larger atom than Si, results in a compressive squeeze on the channel (used on PMOS), while the small C atom in SiC-based epi results in a tensile strain (helpful on NMOS). These changes in mobility are also dependent upon alignment of the channel with different directions in the lattice (<110> vs <100>), leading chipmakers to consider non-standard wafers, or even integrations with both orientations 2.
Circuits being designed today require devices with different threshold voltages (low, medium and high) to minimize power consumption. Conventional planar CMOS technologies use a combination of multiple gate dielectric thicknesses and implant tuning into the channel region to provide these multiple Vts. To take advantage of the lower mobility scattering offered by the undoped channel on multi-gate devices, it's desirable to avoid implanting the channel. This implies that a non-planar device technology has an inherent advantage because the undoped channel allows low threshold voltages to be achieved and tuned easier with gate work functions further from the band edges. 3
- 아마 여기에서 가장 중요한 식은 다음이 아닐까 합니다.
Schottky Barrier (쇼트키 장벽)
20년도 전에 공부했던 것을 이제 스스로 찾아서 공부한다. 이건 무슨 청승인지 모르겠지만, 이제 처음으로 축전기를 벗어나서 다른 반도체 소자를 간단한 것부터 복잡한 것까지 '나홀로공부'하려고 한다. 새로(?) 알게 될 '사실'이지만, 내가 전자공학을 부전공을 했는데, 반도체 소자 교재로 썼던 책을 보니까 밑줄까지 거가면서 공부한 것처럼 되어 있는데, 왜, 생각이 안 나는거지? - 2007/5/2
제일 처음 시작은 책에서 기본적인 개념을 먼저 잡고, 다음으로 누리터를 찾아보았다. 아래 글월은 다음 쪽들에 있는 내용을 참조하여 내 나름대로 정리한 것이다.
Introduction to the Physics of Electrons in Solids, Brian K. Tanner 제 7 장.
http://academic.brooklyn.cuny.edu/physics/tung/Schottky/index.htm
http://www.radio-electronics.com/info/data/semicond/schottky_diode/schottky_barrier_diode.php
http://www.electronics-radio.com/articles/electronic_components/diode/schottky-barrier-diode.php
금속-반도체 접합 (Metal-semiconductor junctions)
원칙대로 하자면 금속, 즉 도체가 무엇인지를 알고, 그 다음에 이를 확장하여 반도체가 무엇인지를 이해 한 다음에 이 두 가지 속성을 가지는 물질을 맞닿게했을 때 어떠한 특성을 지니는 소자가 만들어진다는 식으로 접근을 해야하겠지만, 일단 여기서 가장 중요한 개념은 금속과 반도체를 맞닿게 하면 쇼트키장벽이 형성되어 접합형정류소자가 만들어 진다는 것이다.
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M. Yang, et al., "High Performance CMOS SOI Devices on Hybrid Crystal Oriented Substrates," IEDM 2003. (2)
J. Kavalieros et al., "Tri-Gate Transistor Architecture with High-k Gate Dielectrics, Metal Gates and Strain Engineering," Symposium on VLSI Technology 2006, 원래 이 문단 참고자료로 있던 것은 아닌데, 나중에라도 찾아볼 생각에. (3)
